Построение структурной схемы

 

Рисунок 2 – Многофункциональное АЛУ.

 

Проектирование АЛУ включает в себя выбор кодов для представления данных, определение алгоритмов выполнения от­дельных операций, структур операционных блоков и реализуе­мых в них наборов микроопераций. Затем производят объедине­ние отдельных операционных блоков и соответствующих наборов микроопераций в один многофункциональный операционный блок или несколько блоков для отдельных групп операций. В многофункциональных АЛУ операции над числами с фиксиро­ванной и плавающей точками, десятичными числами и алфавит­но-цифровыми полями выполняются в основном одними и теми же схемами, коммутируемыми соответствующим образом. На рисунке 2 приведена схема многофункционального АЛУ для вы­полнения совокупности  арифметических и логических операций. Регистровая часть АЛУ, в которой размещаются операнды или результаты действий над ними, в основном состоит из 8-разрядных

 

регистров Рг1, Рг2, Рг2¹, Рг3, РгА, РгВ, РгСм и 4-разрядных — P г C, P г D, P гСч1. Кроме этого, имеется еще ряд мало-разрядных регистров и множество триггеров, не показанных на рисунке. Они предназначаются для запоминания различных кодов, сигналов, отражающих различные состояния, условия, результаты анализа преобразуемой информации, необходимые для правильного выполнения арифметических, логических и др. операций. Эти регистры и триггеры можно отнести к операционной части АЛУ, основу которой составляют сумматор См, схема СОЛО, сумматор для выполнения операций двоично-десятичной арифметики СмДес.

При сложении чисел с фиксированной точкой в   рассматриваемой схеме загрузка РгВ происходит от Рг2 ввиду того, что связь от ШИВх к Рг2 и далее к РгВ должна существовать из-за необходимости реализации умножения. Сумма частичных произведений за­носится в РгВ не непосредственно из РгСм, а через РгЗ, так как загрузка РгЗ необходима при выполнении сложения чисел с пла­вающей точкой и т. п.

Операции двоично-десятичной арифметики в данном АЛУ производятся при помощи двоично-десятичного сумматора СмДес и побайтной организации обработки.

При выполнении операций над числами с плавающей точкой используются двоичный сумматор См и схема СОЛО. При сло­жении (вычитании) чисел с плавающей точкой первое слагаемое (уменьшаемое) поступает на входной регистр Рг1, второе (вы­читаемое) — на входной регистр РгЗ. Знаки слагаемых хранятся в триггерах знаков ТгЗн1 и ТгЗн2. Смещенные порядки слагае­мых пересылаются в регистры РгС и РгД. Схема СОЛО при­меняется для сравнения и выравнивания порядков слагаемых. Сумматор См, его входные регистры РгА и РгВ и выходной регистр РгСм используются при сложении (вычитании) мантисс, а также при передаче мантисс со сдвигом в процедурах вы­равнивания порядков и нормализации результата.

Выравнивание порядков производится следующим образом. Смещенный порядок числа X из РгЗ передается в регистр РгД и в выполняющий роль РгСОЛО

  счетчик РгСч, соединенный с выходом СОЛО. Затем в РгС передается смещенный порядок числа У. После этого начинается сравнение порядков чисел X и У на СОЛО и сдвиг мантиссы числа с меньшим порядком вправо, при этом значение смещенного порядка   У меняется до тех пор, пока он не станет равным

 

смещенному порядку X. Порядок Z берется равным большему порядку слагаемых.

Чтобы не делать лишних сдвигов мантиссы, превратившейся в процессе выравнивания порядка в 0, на счетчике циклов СчЦ фиксируется предельное число сдвигов, равное числу цифр ман­тиссы. При выполнении сдвига на один разряд мантиссы содержимое СчЦ уменьшается на 1. При СчЦ = 0 сдвиги прекращаются и в качестве результата берется большее слагаемое. После выравнивания порядков осуществляется сложение мантисс и (при необходимости) нормализация результата.

При умножении чисел с плавающей точкой используются сумматор См, регистр Рг1 для хранения множимого, регистры Рг2 и Рг2' для приема и сдвига множителя в процессе умножения мантисс, регистр РгА, используемый для передачи на сумматор смещенного порядка множимого при суммировании порядков и для передачи на сумматор мантиссы множимого при умножении мантисс, регистр РгВ, служащий для передачи на сумматор смещенного порядка множителя при суммировании порядков и для хранения текущей суммы частичных произведе­ний при умножении мантисс, выходной регистр сумматора РгСм, фиксирующий результаты суммирований, счетчик РгСч1, храня­щий смещенный порядок произведения, триггеры знаков сомно­жителей ТгЗн1 и ТгЗн2.

При выполнении деления чисел с плавающей точкой используются сумматор См, регистры Рг1 и Рг2 для приема соответственно делителя и делимого, регистры РгА и РгВ для хранения смещенных порядков делителя и делимого и для хранения ман­тиссы делителя и частичного остатка при получении мантиссы частного, счетчик Сч1 для хранения смешенного порядка частного, регистры Рг2 и Рг2¹ для хранения цифровых разрядов ман­тиссы частного, триггеры знаков делимого и делителя ТгЗн1 и ТгЗн2. Рассмотренное АЛУ можно считать типичным для ЭВМ общего назначения средней производительности.  

 

3 Выбор элементной базы

Для того чтобы построить принципиальную схему нужно выбрать элементную базу и технологию производства интегральных микросхем (ИМС).

На данный момент есть несколько технологий производ­ства интегральных микросхем: Транзисторно-транзисторная ло­гика (ТТЛ) и транзисторно-транзисторная логика с диодом Шоттки (ТТЛШ), МОП транзисторная логика (МОПТЛ), эмиттерно-связанная логика (ЭСЛ), интегральная инжекци­онная логика (И² Л). Каждая из технологий имеет свои досто­инства и недостатки, которые рассмат­риваются ниже.

Транзисторно-транзисторная логика (ТТЛ) и транзи­сторно-транзисторная логика с диодом Шоттки (ТТЛШ).

Достоинства: высокое быстродейст­вие, обширная номенклатура, хорошая помехоустойчивость.

Недостатки: мик­росхемы обладают большой потребляемой мощностью.